作者MasterChang (我爱ASM)
看板Electronics
标题Re: [讨论] HDL有这种语法?
时间Wed Sep 12 00:44:31 2007
※ 引述《CuckooBoy (阿书)》之铭言：
: 今天帮人看VHDL CODE...
: 这段没看过........VHDL有这种语法???怎麽没听过XD???
: 支援吗?我的意思..........WAIT ON与'DELAYED...
WAIT ON 信号1[,信号2,信号3,...]
WAIT 叙述可以合成，但与Sensitivity list俩者只能有一者存
在，不然会有互相等待的情形
信号名称'DELAYED(time) 表示产生一个time时间延迟的信号。
这两个都是VHDL基本语法。
: 因为它出现蓝字...感到讶异
: WAIT ON Sys_clk'DELAYED (tIH);
: 另一个是...
: IF ((Sys_clk'EVENT AND Sys_clk = '0') or (Sys_clk'EVENT AND Sys_clk = '1')) THEN
正缘信号检测---->|
|-->OR gate--->result
负缘信号检测---->|
这样的架构是可以合成硬体的！
: 他说这是厂商COPY给他的....
: 所以我想写错机会不大......难到可以这样写??
: 我记得一个PROCESS不是不能两个触发信号?
上面的语法跟触发信号无关PROCESS触发与否应列在Process的
Sensitivity list中，那些才是触发Process的要件。想想DDR
是怎样存取资料的？DDR 在每一个 Clock的上升缘和下降缘均
输出资料喔！
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不要问我从哪来，我只是一个浪迹天涯的工程师....
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※ 编辑: MasterChang 来自: 140.113.22.98 (09/12 00:57)