作者Maddulin (what else do u focus?)
看板Electronics
標題Re: [問題] 數位電路問題
時間Sun Jul 29 01:37:42 2007
※ 引述《CuckooBoy (阿書)》之銘言：
: 標題: [問題] 數位電路問題
: 時間: Sat Jul 28 21:38:44 2007
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: 我的FPGA的邏輯電路的輸出想加DELAY的電路
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: DELAY的長短可以改變
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: 除了CLK做的COUNTER以外,還有其它的辦法嗎?
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: 感謝
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※ 發信站: 批踢踢實業坊(ptt.cc)
: ◆ From: 123.195.6.78
: → Maddulin:怎麼定義 delay? cycle count or exact timing? 07/28 23:10
: → CuckooBoy:如何定義喔?可以讓時序產生一點點相位差就可以 07/28 23:32
: → CuckooBoy:希望可以改變相位差的大小,而不是一改變就一個週期大 07/28 23:34
: → CuckooBoy:加了delay電路,可使信號比原信號慢1/4週期以上的相位差 07/28 23:35
: ※ 編輯: CuckooBoy 來自: 123.195.6.78 (07/28 23:40)
你常說的RTL, 你也說你寫RTL , 但請問你知不知道什麼叫 RTL
什麼是 RTL h/w description 的精神?
什麼叫 RTL?
"register transfer" level
在這 abstraction of description 內, 我們只在乎 clock sampling 的行為
換言之就是 register 如何 transfer, 中間的計算完全不被描述
RTL不處理 cycle 內的行為, 請問不處理的事, 如何描述?
不能描述如何請RTL synthesizer 處理?
所以我很好奇怎麼會有這樣的問題?
題外話
很多人寫 RTL 習慣加 #, 若不加delay 訊號就看不懂, 那就放吧
但是嚴格說在 DUT (design under test) 加 #, 是背離 RTL 的最基本精神
若持續習慣, 我想問他為何寫HDL, 他自已也回答不出來,
若這樣怎麼可能寫出有水準的 design? 永遠只能產出一流以下的設計
不知為何寫HDL, 不知自已在幹嘛? 因為交作業嗎還無可厚非
若是做為未來的職業, 要麻重新反省自已在幹嘛,
要麻就準備混口飯吃, 餓不死不過也吃不飽
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◆ From: 220.141.98.182
※ 編輯: Maddulin 來自: 220.141.98.182 (07/29 01:41)
1F：推 IRUS:怎麼講著講著氣了起來呢？少點意氣多點對新手的耐心吧: ) 07/29 02:08
2F：推 ckl12345:推高手,我剛畢業時也喜歡寫#1,結果被老闆唸, 推專業 07/29 04:03
3F：推 CuckooBoy:題外話之後的,聽不太懂,可以說明白一點嗎? 07/29 10:26
4F：→ CuckooBoy:加#?我很少看到有HDL加#,除了testbench有看過,可能我看 07/29 10:27
5F：→ CuckooBoy:太少了吧!所以可以再說明白一點嗎? 07/29 10:28
6F：→ jnlien:FPGA跟一般ASIC不同 確實有delay的電路可以呼叫吧？ 07/29 13:36
7F：推 CuckooBoy:確實有??在哪?叫什麼名稱?我找找看 07/29 14:10
8F：推 Acme:誰說不能加#了 ? 這樣不是更像實際情況嗎 ? 07/29 17:33
9F：→ Acme:RTL能賣嗎?還不是要變成有dealy的 ? 07/29 17:35
10F：→ Acme:原po的問題,應該加個DCM就可解了 07/29 17:49
11F：推 jnlien:樓上 RTL確實能賣 像是某些Soft IP 07/29 22:17
12F：→ Acme:我的意思是變成產品賣錢,買RTL也是要變產品賣人... 07/29 22:25