作者Maddulin (what else do u focus?)
看板Electronics
标题Re: [问题] 数位电路问题
时间Sun Jul 29 01:37:42 2007
※ 引述《CuckooBoy (阿书)》之铭言：
: 标题: [问题] 数位电路问题
: 时间: Sat Jul 28 21:38:44 2007
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: 我的FPGA的逻辑电路的输出想加DELAY的电路
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: DELAY的长短可以改变
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: 除了CLK做的COUNTER以外,还有其它的办法吗?
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: 感谢
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※ 发信站: 批踢踢实业坊(ptt.cc)
: ◆ From: 123.195.6.78
: → Maddulin:怎麽定义 delay? cycle count or exact timing? 07/28 23:10
: → CuckooBoy:如何定义喔?可以让时序产生一点点相位差就可以 07/28 23:32
: → CuckooBoy:希望可以改变相位差的大小,而不是一改变就一个周期大 07/28 23:34
: → CuckooBoy:加了delay电路,可使信号比原信号慢1/4周期以上的相位差 07/28 23:35
: ※ 编辑: CuckooBoy 来自: 123.195.6.78 (07/28 23:40)
你常说的RTL, 你也说你写RTL , 但请问你知不知道什麽叫 RTL
什麽是 RTL h/w description 的精神?
什麽叫 RTL?
"register transfer" level
在这 abstraction of description 内, 我们只在乎 clock sampling 的行为
换言之就是 register 如何 transfer, 中间的计算完全不被描述
RTL不处理 cycle 内的行为, 请问不处理的事, 如何描述?
不能描述如何请RTL synthesizer 处理?
所以我很好奇怎麽会有这样的问题?
题外话
很多人写 RTL 习惯加 #, 若不加delay 讯号就看不懂, 那就放吧
但是严格说在 DUT (design under test) 加 #, 是背离 RTL 的最基本精神
若持续习惯, 我想问他为何写HDL, 他自已也回答不出来,
若这样怎麽可能写出有水准的 design? 永远只能产出一流以下的设计
不知为何写HDL, 不知自已在干嘛? 因为交作业吗还无可厚非
若是做为未来的职业, 要麻重新反省自已在干嘛,
要麻就准备混口饭吃, 饿不死不过也吃不饱
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◆ From: 220.141.98.182
※ 编辑: Maddulin 来自: 220.141.98.182 (07/29 01:41)
1F：推 IRUS:怎麽讲着讲着气了起来呢？少点意气多点对新手的耐心吧: ) 07/29 02:08
2F：推 ckl12345:推高手,我刚毕业时也喜欢写#1,结果被老板念, 推专业 07/29 04:03
3F：推 CuckooBoy:题外话之後的,听不太懂,可以说明白一点吗? 07/29 10:26
4F：→ CuckooBoy:加#?我很少看到有HDL加#,除了testbench有看过,可能我看 07/29 10:27
5F：→ CuckooBoy:太少了吧!所以可以再说明白一点吗? 07/29 10:28
6F：→ jnlien:FPGA跟一般ASIC不同 确实有delay的电路可以呼叫吧？ 07/29 13:36
7F：推 CuckooBoy:确实有??在哪?叫什麽名称?我找找看 07/29 14:10
8F：推 Acme:谁说不能加#了 ? 这样不是更像实际情况吗 ? 07/29 17:33
9F：→ Acme:RTL能卖吗?还不是要变成有dealy的 ? 07/29 17:35
10F：→ Acme:原po的问题,应该加个DCM就可解了 07/29 17:49
11F：推 jnlien:楼上 RTL确实能卖 像是某些Soft IP 07/29 22:17
12F：→ Acme:我的意思是变成产品卖钱,买RTL也是要变产品卖人... 07/29 22:25