寫code的人常常會陷入寫的越精簡就是越好 往往這會出現一些迷思 如同高低階語言一樣 一個漂亮清楚 一個卻是繁瑣 但是在效能可能確有所差異 這些東西本來就有所取捨 EDA tool當然是極力鼓吹新的語法 因為你要花錢買新的tools才有支援 而systemverilog的出現根本不是為了語法漂亮而發展 在testbench以及一些verification上一直有一些議題存在 因為testbench及verilog是兩種不同的compiler 跑simulation時會用到不同的engine 往往耗費許多時間 而新的語法則是為了統一testbench與verilog 所以你看C跟S公司 一提到systemverilog一定會提到節省模擬時間 除此外 因為designer觀念問題導致合成出現落差 所以額外定義了latch DFF之類的語法 此外 verilog也不是code寫的越短越好 應該說合出來的area/power/speed越好才是王道 當然了 在這三者中間也是有所取捨 如同原po的想法 同樣的東西宣告了一堆 表示area一定很難看一樣:p ※ 引述《mouein (Dennis)》之銘言： : ※ 引述《zxvc (zxvc)》之銘言： : : 也不需要這麼排斥『語法會更漂亮』， : : 要不然也不需要發明System C、SystemVerilog這些更高階的HDL了。 : : 雖然這些技術目前還不是很成熟，但這些技術很可能是未來的驅勢 : : (我是看一些EDA新聞說的)。 : : (雖然我也只是正在讀、不是很懂這些規格、技術。) : : 如果不用loop generate，難道真的要我用340個inverters硬接出一個tree? : System C , 跟語法漂亮 完全 沒有 關係 : 只是,可能我的寫HDL的功力不夠強吧.. : 我ㄧ直不喜歡用太多語法來寫這電路 : 你用loop 這些合出來的東西,太難掌控了.. : 之前聽過一位教授對實驗室研究生說 : 他的實驗室裡面的verilog VHDL code裡面 : 不准出現loop這種東西 : 用直觀一點的寫法 配合UltraEdit文字編輯 : code可能會變的長很多 但至少我的電路用到的元件是我可以掌握的 : 這是我自己寫HDL習慣 : 才疏學淺 請板上前輩指教.. --

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