写code的人常常会陷入写的越精简就是越好 往往这会出现一些迷思 如同高低阶语言一样 一个漂亮清楚 一个却是繁琐 但是在效能可能确有所差异 这些东西本来就有所取舍 EDA tool当然是极力鼓吹新的语法 因为你要花钱买新的tools才有支援 而systemverilog的出现根本不是为了语法漂亮而发展 在testbench以及一些verification上一直有一些议题存在 因为testbench及verilog是两种不同的compiler 跑simulation时会用到不同的engine 往往耗费许多时间 而新的语法则是为了统一testbench与verilog 所以你看C跟S公司 一提到systemverilog一定会提到节省模拟时间 除此外 因为designer观念问题导致合成出现落差 所以额外定义了latch DFF之类的语法 此外 verilog也不是code写的越短越好 应该说合出来的area/power/speed越好才是王道 当然了 在这三者中间也是有所取舍 如同原po的想法 同样的东西宣告了一堆 表示area一定很难看一样:p ※ 引述《mouein (Dennis)》之铭言： : ※ 引述《zxvc (zxvc)》之铭言： : : 也不需要这麽排斥『语法会更漂亮』， : : 要不然也不需要发明System C、SystemVerilog这些更高阶的HDL了。 : : 虽然这些技术目前还不是很成熟，但这些技术很可能是未来的驱势 : : (我是看一些EDA新闻说的)。 : : (虽然我也只是正在读、不是很懂这些规格、技术。) : : 如果不用loop generate，难道真的要我用340个inverters硬接出一个tree? : System C , 跟语法漂亮 完全 没有 关系 : 只是,可能我的写HDL的功力不够强吧.. : 我ㄧ直不喜欢用太多语法来写这电路 : 你用loop 这些合出来的东西,太难掌控了.. : 之前听过一位教授对实验室研究生说 : 他的实验室里面的verilog VHDL code里面 : 不准出现loop这种东西 : 用直观一点的写法 配合UltraEdit文字编辑 : code可能会变的长很多 但至少我的电路用到的元件是我可以掌握的 : 这是我自己写HDL习惯 : 才疏学浅 请板上前辈指教.. --

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