作者mouein (Dennis)
站內Electronics
標題Re: FPGA設計的問題
時間Thu Jul 12 08:10:49 2007
※ 引述《zxvc (zxvc)》之銘言：
: ※ 引述《proach (p.roach)》之銘言：
: : 不要介意喔，看到你說『語法會更漂亮』就知道你做的東西會出問題了。
: : 你是在設計電路，一種很基本，直接控制電子流動的東西，漂亮在這邊
: : 應該是指電路形容得很精準，而不是人看起來很舒服。
: 也不需要這麼排斥『語法會更漂亮』，
: 要不然也不需要發明System C、SystemVerilog這些更高階的HDL了。
: 雖然這些技術目前還不是很成熟，但這些技術很可能是未來的驅勢
: (我是看一些EDA新聞說的)。
: (雖然我也只是正在讀、不是很懂這些規格、技術。)
: 如果不用loop generate，難道真的要我用340個inverters硬接出一個tree?
System C , 跟語法漂亮 完全 沒有 關係
只是,可能我的寫HDL的功力不夠強吧..
我ㄧ直不喜歡用太多語法來寫這電路
你用loop 這些合出來的東西,太難掌控了..
之前聽過一位教授對實驗室研究生說
他的實驗室裡面的verilog VHDL code裡面
不准出現loop這種東西
用直觀一點的寫法 配合UltraEdit文字編輯
code可能會變的長很多 但至少我的電路用到的元件是我可以掌握的
這是我自己寫HDL習慣
才疏學淺 請板上前輩指教..
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◆ From: 140.122.79.143
※ 編輯: mouein 來自: 140.122.79.143 (07/12 08:11)
1F：推 zxvc:我這人就是喜歡嘗試較簡單、較少人用的解決方法。 07/12 08:55
2F：→ zxvc:如果那些方法並沒有什麼壞理由而不行用，我又大概了解它的 07/12 08:57
3F：→ zxvc:用途，我就會去用。除非我的老闆堅持我不准用。 07/12 08:59
4F：→ zxvc:另外原先那個樹狀結構我有用一個個not手動去接，合成後依然 07/12 09:00
5F：→ zxvc:是最佳化後的結果(我是接比較小的樹)。我認為loop generate 07/12 09:02
6F：→ zxvc:就與用gate level手動去接的結果是沒什麼差別的。 07/12 09:03
7F：推 zxvc:不過你也不必要特別接受或排斥我的風格。有的人喜歡保守的途 07/12 09:10
8F：→ zxvc:徑。有人喜歡快速的捷徑。有人接受快速正確的途徑，有人就只 07/12 09:12
9F：→ zxvc:接受保守的途徑。例如一些數學題目的解法也會有這樣的問題。 07/12 09:14
10F：推 tkhan:中肯，用loop寫，誰看的懂你在幹啥.. 07/12 09:59
11F：推 okuni:generate很難懂嗎？很直觀吧... 07/12 10:23
12F：推 luckyBF:其實用loop寫也不是不好~但萬一沒寫好會很糟 07/12 12:16
13F：→ luckyBF:原則上~我還是覺得合成出來的電路~比你用什麼寫都重要~ 07/12 12:17
14F：→ luckyBF:但如同我之前講的，我現在的教授認為~如何快速的看出code 07/12 12:18
15F：→ luckyBF:也很重要!!總不能你現在寫個很直觀的電路~然後十個月就看 07/12 12:18
16F：→ luckyBF:的很難懂一樣~~所以!!對初學者或硬體觀念不是很完整的人~ 07/12 12:18
17F：→ luckyBF:我會覺得別用到LOOP或者FOR等語法~還是乖乖寫!!會比較安全 07/12 12:19
18F：推 luckyBF:不過~~其實我看不太懂要的電路是什麼耶XD~是怕1推256會推 07/12 12:25
19F：→ luckyBF:不動嗎？還是會有Delay的問題？ 07/12 12:26
20F：推 CuckooBoy:雖然不知道你們在討論啥?不過我覺得... 07/12 21:35
21F：→ CuckooBoy:用什麼方法都好,能做出來最重要,以後再慢慢改 07/12 21:36