作者mouein (Dennis)
站内Electronics
标题Re: FPGA设计的问题
时间Thu Jul 12 08:10:49 2007
※ 引述《zxvc (zxvc)》之铭言：
: ※ 引述《proach (p.roach)》之铭言：
: : 不要介意喔，看到你说『语法会更漂亮』就知道你做的东西会出问题了。
: : 你是在设计电路，一种很基本，直接控制电子流动的东西，漂亮在这边
: : 应该是指电路形容得很精准，而不是人看起来很舒服。
: 也不需要这麽排斥『语法会更漂亮』，
: 要不然也不需要发明System C、SystemVerilog这些更高阶的HDL了。
: 虽然这些技术目前还不是很成熟，但这些技术很可能是未来的驱势
: (我是看一些EDA新闻说的)。
: (虽然我也只是正在读、不是很懂这些规格、技术。)
: 如果不用loop generate，难道真的要我用340个inverters硬接出一个tree?
System C , 跟语法漂亮 完全 没有 关系
只是,可能我的写HDL的功力不够强吧..
我ㄧ直不喜欢用太多语法来写这电路
你用loop 这些合出来的东西,太难掌控了..
之前听过一位教授对实验室研究生说
他的实验室里面的verilog VHDL code里面
不准出现loop这种东西
用直观一点的写法 配合UltraEdit文字编辑
code可能会变的长很多 但至少我的电路用到的元件是我可以掌握的
这是我自己写HDL习惯
才疏学浅 请板上前辈指教..
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◆ From: 140.122.79.143
※ 编辑: mouein 来自: 140.122.79.143 (07/12 08:11)
1F：推 zxvc:我这人就是喜欢尝试较简单、较少人用的解决方法。 07/12 08:55
2F：→ zxvc:如果那些方法并没有什麽坏理由而不行用，我又大概了解它的 07/12 08:57
3F：→ zxvc:用途，我就会去用。除非我的老板坚持我不准用。 07/12 08:59
4F：→ zxvc:另外原先那个树状结构我有用一个个not手动去接，合成後依然 07/12 09:00
5F：→ zxvc:是最佳化後的结果(我是接比较小的树)。我认为loop generate 07/12 09:02
6F：→ zxvc:就与用gate level手动去接的结果是没什麽差别的。 07/12 09:03
7F：推 zxvc:不过你也不必要特别接受或排斥我的风格。有的人喜欢保守的途 07/12 09:10
8F：→ zxvc:径。有人喜欢快速的捷径。有人接受快速正确的途径，有人就只 07/12 09:12
9F：→ zxvc:接受保守的途径。例如一些数学题目的解法也会有这样的问题。 07/12 09:14
10F：推 tkhan:中肯，用loop写，谁看的懂你在干啥.. 07/12 09:59
11F：推 okuni:generate很难懂吗？很直观吧... 07/12 10:23
12F：推 luckyBF:其实用loop写也不是不好~但万一没写好会很糟 07/12 12:16
13F：→ luckyBF:原则上~我还是觉得合成出来的电路~比你用什麽写都重要~ 07/12 12:17
14F：→ luckyBF:但如同我之前讲的，我现在的教授认为~如何快速的看出code 07/12 12:18
15F：→ luckyBF:也很重要!!总不能你现在写个很直观的电路~然後十个月就看 07/12 12:18
16F：→ luckyBF:的很难懂一样~~所以!!对初学者或硬体观念不是很完整的人~ 07/12 12:18
17F：→ luckyBF:我会觉得别用到LOOP或者FOR等语法~还是乖乖写!!会比较安全 07/12 12:19
18F：推 luckyBF:不过~~其实我看不太懂要的电路是什麽耶XD~是怕1推256会推 07/12 12:25
19F：→ luckyBF:不动吗？还是会有Delay的问题？ 07/12 12:26
20F：推 CuckooBoy:虽然不知道你们在讨论啥?不过我觉得... 07/12 21:35
21F：→ CuckooBoy:用什麽方法都好,能做出来最重要,以後再慢慢改 07/12 21:36