code合成成ripple應該蠻正常的 或許該CPLD本身內建的DUT就只有ripple 通常只要把rtl拆成部分是gate level去兜 compile時通常就認不出來是adder了 自然不會map到ripple 因為compiler通常只能對verilog及VDHL做最佳化的動作 我比較好奇的是 有沒有速度很快 pin-to-pin delay可以低於4ns的? 速度快是只可以有一堆convolution 盡量不切pipeline 我現在看到的速度很快的FPGA 通常都很大顆 實際應用時pin delay都不只5ns了(不知道為什麼 @_@) 這樣timing根本不能用:~ ※ 引述《MasterChang (我愛ASM)》之銘言： : ※ 引述《CuckooBoy (阿書)》之銘言： : : 你用...100MHz的osc可以寫出100MHz的counter??? : YES : 據Altera資料顯示MAX7000S設計的counter最高可以運作在在175.4MHz。 : pin-to-pin的邏輯延遲僅5nS。100MHz沒有問題。 : : 我不明白您所說的手工製作的目的 : 自己用邏輯圖畫。 : : 像下圖,cnt在上緣觸發轉態,輸出的計數頻率不是本來就會.....少半嗎? : : 也就是除頻作除2的動作? : 請參考數位設計課本。 : 誰跟你講一定要正緣轉態？正負緣都能用。 : : clk : 10101010 : : cnt : 00112233 : : 你手工兜同步計數器??為什麼不用VHDL寫呢?? : 因為用VHDL code寫不到要求速度。不是不能寫，是我功力不足。 : : 還是你寫同步計數器VHDL,合成變漣波? : : 你的意思是....合成"可能"會把同步變漣波? : Code就是漣波計數器，合成出來是漣波計數器很正常吧！？只是 : 閘延遲大到跑模擬都不過。 --

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