code合成成ripple应该蛮正常的 或许该CPLD本身内建的DUT就只有ripple 通常只要把rtl拆成部分是gate level去兜 compile时通常就认不出来是adder了 自然不会map到ripple 因为compiler通常只能对verilog及VDHL做最佳化的动作 我比较好奇的是 有没有速度很快 pin-to-pin delay可以低於4ns的? 速度快是只可以有一堆convolution 尽量不切pipeline 我现在看到的速度很快的FPGA 通常都很大颗 实际应用时pin delay都不只5ns了(不知道为什麽 @_@) 这样timing根本不能用:~ ※ 引述《MasterChang (我爱ASM)》之铭言： : ※ 引述《CuckooBoy (阿书)》之铭言： : : 你用...100MHz的osc可以写出100MHz的counter??? : YES : 据Altera资料显示MAX7000S设计的counter最高可以运作在在175.4MHz。 : pin-to-pin的逻辑延迟仅5nS。100MHz没有问题。 : : 我不明白您所说的手工制作的目的 : 自己用逻辑图画。 : : 像下图,cnt在上缘触发转态,输出的计数频率不是本来就会.....少半吗? : : 也就是除频作除2的动作? : 请参考数位设计课本。 : 谁跟你讲一定要正缘转态？正负缘都能用。 : : clk : 10101010 : : cnt : 00112233 : : 你手工兜同步计数器??为什麽不用VHDL写呢?? : 因为用VHDL code写不到要求速度。不是不能写，是我功力不足。 : : 还是你写同步计数器VHDL,合成变涟波? : : 你的意思是....合成"可能"会把同步变涟波? : Code就是涟波计数器，合成出来是涟波计数器很正常吧！？只是 : 闸延迟大到跑模拟都不过。 --

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