提供一種想法 電路圖如下 ------------ 外部CLK----------------------->│　　　　　│ │ │XNOR gate │--->接到counter的觸發 │-->NOT-->NOT-->NOT-->│ │ ------------ 這裡的counter用緣觸發 當外部CLK從1變0 或 從0變1時 皆會產生一個pulse(pulse太短的話可以在多串幾個NOT) 這樣應該可以達到你要的CLK正負緣皆觸發的要求 只是想法 沒試過 所以我也不知道會不會有什麼問題XD 有興趣或太閒的人可以把他描述成語言跑看看XXD 單純功能模擬應該沒功能 因為沒算gate delay 合成後模擬應該OK......吧?! ※ 引述《mouein (Dennis)》之銘言： : 推 CuckooBoy:嗯?不明白你貼了一個計數器的程式目地? 05/15 21:41 : → CuckooBoy:為什麼你沒有用CLK上緣觸發,LIST怮o有CLK? 05/15 21:42 : 推 CuckooBoy:你的+1是不是少'' 兩點? 05/15 22:10 : 我以為你需要一個Clock在 "Rising_edge 與 Falling_edge都要動作的計數器 : 不知道我的認知有沒有錯誤~~ : 我寫的程式用ISE8.2i+Modelsim 出來的結果如下 : http://0rz.tw/902G5 不知道這樣是不是您需要的 : 不要把clock當成clock : 把他放在感應列就好,只要有變動 就做您描述的的動作 : 所以不需要rising_edge(clk) or falling_edge(clk) : 我是寫成 4 bit 所以 + 1 or + "0001"都可 您可以跑炮看 : 這是我用ISE 跑出來結果,工作站上我沒試,希望是您要的!! : 請板上的高手 多多更正指教囉 謝謝!! --

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