提供一种想法 电路图如下 ------------ 外部CLK----------------------->│　　　　　│ │ │XNOR gate │--->接到counter的触发 │-->NOT-->NOT-->NOT-->│ │ ------------ 这里的counter用缘触发 当外部CLK从1变0 或 从0变1时 皆会产生一个pulse(pulse太短的话可以在多串几个NOT) 这样应该可以达到你要的CLK正负缘皆触发的要求 只是想法 没试过 所以我也不知道会不会有什麽问题XD 有兴趣或太闲的人可以把他描述成语言跑看看XXD 单纯功能模拟应该没功能 因为没算gate delay 合成後模拟应该OK......吧?! ※ 引述《mouein (Dennis)》之铭言： : 推 CuckooBoy:嗯?不明白你贴了一个计数器的程式目地? 05/15 21:41 : → CuckooBoy:为什麽你没有用CLK上缘触发,LIST怮o有CLK? 05/15 21:42 : 推 CuckooBoy:你的+1是不是少'' 两点? 05/15 22:10 : 我以为你需要一个Clock在 "Rising_edge 与 Falling_edge都要动作的计数器 : 不知道我的认知有没有错误~~ : 我写的程式用ISE8.2i+Modelsim 出来的结果如下 : http://0rz.tw/902G5 不知道这样是不是您需要的 : 不要把clock当成clock : 把他放在感应列就好,只要有变动 就做您描述的的动作 : 所以不需要rising_edge(clk) or falling_edge(clk) : 我是写成 4 bit 所以 + 1 or + "0001"都可 您可以跑炮看 : 这是我用ISE 跑出来结果,工作站上我没试,希望是您要的!! : 请板上的高手 多多更正指教罗 谢谢!! --

※ 发信站: 批踢踢实业坊(ptt.cc) ◆ From: 218.167.100.202 ※ 编辑: pupucar 来自: 218.167.100.202 (05/16 17:41)