※ 引述《invalid (everlasting)》之銘言： : ※ 引述《weiqi0811 (weiqi0811)》之銘言： : : 請教各位先進 : : 對於應用在PLL的D Flip-Flop架構 : : 使用一般我們在數位邏輯看到的D Flip-Flop即可嗎 : : 因為想說他前端VCO頻率那麼高 : : 這樣可正常動作嗎?? : : 還是有其他較好的架構可推薦? : : 感謝有經驗前輩告知 : : Thanks!! : 一般來說，除非你的VCO 頻率低 : 要不然前面幾級都會用SCL，才可以應付高頻的訊號 : 且SCL的另一個優點是不需要輸入訊號Full swing : 基本上如果輸入將當接近共振頻率，訊號可以小到幾十個mV就足以驅動 : 但這樣的大小很危險，一不小心可能就除到超過二 如果harmonic tone比其它order的頻率的tone大一個order能減少這個現象嗎? : 不過這邊最難設計的就是與VCO整合 : DC 準位是一個很重要的issue，跑掉之後共振頻率也會變動 想請教一下就是如果DC準位變動造成共振頻率也跟著變動 但是SCL的locking range 也是有包到這個頻率 那這樣ok嗎? : 總之共振頻率就是重點，post-sim要好好做 : (不過看起來TSMC的postsim總是估的很重..) : 要注意使用RF device的話TSMC警告parasitic會重覆計算 : 不知道現在這個問題解決了沒XD 以.13來講的話 我跑LPE還是需要加上電晶體去跑 跑出來的結果也不知道有沒有double calculation : 除了幾級之後，通常會透過differential to single coversion : 將差動轉成full swing的單端 想請問如果不做雙轉端的電路 也就是只取一端接到PFD的話 除了power少3dB 還有什麼缺點嗎? : 之後接TSPC : 不過TSPC算是動態邏輯閘在低頻的表現不是很好 : 所以如果參考頻率低的話，最後幾級會使用一般static的架構 : 最後通常會來個retime : 降低inband的noise : 但如果你的VCO頻率太高的話... : 用SCL來retime似乎不太實際 : 折衷的選擇是拿中間足以讓TSPC運作的clock來retime.. : 不過更高頻的PLL目前似乎是流行Phase switching架構... 還沒研究到retime的電路... 麻煩了 --

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