※ 引述《invalid (everlasting)》之铭言： : ※ 引述《weiqi0811 (weiqi0811)》之铭言： : : 请教各位先进 : : 对於应用在PLL的D Flip-Flop架构 : : 使用一般我们在数位逻辑看到的D Flip-Flop即可吗 : : 因为想说他前端VCO频率那麽高 : : 这样可正常动作吗?? : : 还是有其他较好的架构可推荐? : : 感谢有经验前辈告知 : : Thanks!! : 一般来说，除非你的VCO 频率低 : 要不然前面几级都会用SCL，才可以应付高频的讯号 : 且SCL的另一个优点是不需要输入讯号Full swing : 基本上如果输入将当接近共振频率，讯号可以小到几十个mV就足以驱动 : 但这样的大小很危险，一不小心可能就除到超过二 如果harmonic tone比其它order的频率的tone大一个order能减少这个现象吗? : 不过这边最难设计的就是与VCO整合 : DC 准位是一个很重要的issue，跑掉之後共振频率也会变动 想请教一下就是如果DC准位变动造成共振频率也跟着变动 但是SCL的locking range 也是有包到这个频率 那这样ok吗? : 总之共振频率就是重点，post-sim要好好做 : (不过看起来TSMC的postsim总是估的很重..) : 要注意使用RF device的话TSMC警告parasitic会重覆计算 : 不知道现在这个问题解决了没XD 以.13来讲的话 我跑LPE还是需要加上电晶体去跑 跑出来的结果也不知道有没有double calculation : 除了几级之後，通常会透过differential to single coversion : 将差动转成full swing的单端 想请问如果不做双转端的电路 也就是只取一端接到PFD的话 除了power少3dB 还有什麽缺点吗? : 之後接TSPC : 不过TSPC算是动态逻辑闸在低频的表现不是很好 : 所以如果参考频率低的话，最後几级会使用一般static的架构 : 最後通常会来个retime : 降低inband的noise : 但如果你的VCO频率太高的话... : 用SCL来retime似乎不太实际 : 折衷的选择是拿中间足以让TSPC运作的clock来retime.. : 不过更高频的PLL目前似乎是流行Phase switching架构... 还没研究到retime的电路... 麻烦了 --

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