作者invalid (everlasting)
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標題Re: [建議] 請教有關PLL的D Flip-Flop
時間Wed Apr 18 11:26:10 2007
※ 引述《weiqi0811 (weiqi0811)》之銘言：
: 請教各位先進
: 對於應用在PLL的D Flip-Flop架構
: 使用一般我們在數位邏輯看到的D Flip-Flop即可嗎
: 因為想說他前端VCO頻率那麼高
: 這樣可正常動作嗎??
: 還是有其他較好的架構可推薦?
: 感謝有經驗前輩告知
: Thanks!!
一般來說，除非你的VCO 頻率低
要不然前面幾級都會用SCL，才可以應付高頻的訊號
且SCL的另一個優點是不需要輸入訊號Full swing
基本上如果輸入將當接近共振頻率，訊號可以小到幾十個mV就足以驅動
但這樣的大小很危險，一不小心可能就除到超過二
不過這邊最難設計的就是與VCO整合
DC 準位是一個很重要的issue，跑掉之後共振頻率也會變動
總之共振頻率就是重點，post-sim要好好做
(不過看起來TSMC的postsim總是估的很重..)
要注意使用RF device的話TSMC警告parasitic會重覆計算
不知道現在這個問題解決了沒XD
除了幾級之後，通常會透過differential to single coversion
將差動轉成full swing的單端
之後接TSPC
不過TSPC算是動態邏輯閘在低頻的表現不是很好
所以如果參考頻率低的話，最後幾級會使用一般static的架構
最後通常會來個retime
降低inband的noise
但如果你的VCO頻率太高的話...
用SCL來retime似乎不太實際
折衷的選擇是拿中間足以讓TSPC運作的clock來retime..
不過更高頻的PLL目前似乎是流行Phase switching架構...
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 61.228.246.183
1F：推 Zoomyoyo:高手 04/18 13:16
2F：→ ery001:老文章了,可是還是回一下,一直想SCL(or CML)跟共振哪有 03/04 14:20
3F：→ ery001:啥關係.....仔細想才發現本文提的應該是Injection-locking 03/04 14:21
4F：→ ery001:這種和Miller divider的確都有可討論到共振的特性 03/04 14:22
5F：→ ery001:但即使injection-locking,Miller divider,SCL三者電路 03/04 14:23
6F：→ ery001:看來相似,但實際動作方式和意義是不同的,和SCL latch比 03/04 14:24
7F：→ ery001:Miller divider反而是一個feedback的mixer 03/04 14:33
8F：→ ery001:Injection-lockin則是利用震盪器相位feedback去達成 03/04 14:33
9F：→ ery001:Injection-locking甚至可以用ring osc方式去控制cs達成 03/04 14:35
10F：→ ery001:總之這兩種高頻frequency divider並不能稱為SCL 03/04 14:36
11F：→ ery001:另外就是,基本上高頻可考慮AC couple.DC level問題會比較小 03/04 14:36