作者invalid (everlasting)
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标题Re: [建议] 请教有关PLL的D Flip-Flop
时间Wed Apr 18 11:26:10 2007
※ 引述《weiqi0811 (weiqi0811)》之铭言：
: 请教各位先进
: 对於应用在PLL的D Flip-Flop架构
: 使用一般我们在数位逻辑看到的D Flip-Flop即可吗
: 因为想说他前端VCO频率那麽高
: 这样可正常动作吗??
: 还是有其他较好的架构可推荐?
: 感谢有经验前辈告知
: Thanks!!
一般来说，除非你的VCO 频率低
要不然前面几级都会用SCL，才可以应付高频的讯号
且SCL的另一个优点是不需要输入讯号Full swing
基本上如果输入将当接近共振频率，讯号可以小到几十个mV就足以驱动
但这样的大小很危险，一不小心可能就除到超过二
不过这边最难设计的就是与VCO整合
DC 准位是一个很重要的issue，跑掉之後共振频率也会变动
总之共振频率就是重点，post-sim要好好做
(不过看起来TSMC的postsim总是估的很重..)
要注意使用RF device的话TSMC警告parasitic会重覆计算
不知道现在这个问题解决了没XD
除了几级之後，通常会透过differential to single coversion
将差动转成full swing的单端
之後接TSPC
不过TSPC算是动态逻辑闸在低频的表现不是很好
所以如果参考频率低的话，最後几级会使用一般static的架构
最後通常会来个retime
降低inband的noise
但如果你的VCO频率太高的话...
用SCL来retime似乎不太实际
折衷的选择是拿中间足以让TSPC运作的clock来retime..
不过更高频的PLL目前似乎是流行Phase switching架构...
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 61.228.246.183
1F：推 Zoomyoyo:高手 04/18 13:16
2F：→ ery001:老文章了,可是还是回一下,一直想SCL(or CML)跟共振哪有 03/04 14:20
3F：→ ery001:啥关系.....仔细想才发现本文提的应该是Injection-locking 03/04 14:21
4F：→ ery001:这种和Miller divider的确都有可讨论到共振的特性 03/04 14:22
5F：→ ery001:但即使injection-locking,Miller divider,SCL三者电路 03/04 14:23
6F：→ ery001:看来相似,但实际动作方式和意义是不同的,和SCL latch比 03/04 14:24
7F：→ ery001:Miller divider反而是一个feedback的mixer 03/04 14:33
8F：→ ery001:Injection-lockin则是利用震荡器相位feedback去达成 03/04 14:33
9F：→ ery001:Injection-locking甚至可以用ring osc方式去控制cs达成 03/04 14:35
10F：→ ery001:总之这两种高频frequency divider并不能称为SCL 03/04 14:36
11F：→ ery001:另外就是,基本上高频可考虑AC couple.DC level问题会比较小 03/04 14:36