作者bedv ( )
看板Electronics
標題[問題] [verilog] output=1 失敗?
時間Tue Apr 10 15:26:51 2007
使用ModelSim,以下語法會失敗:
module Test(in,out);
input in;
output out;
reg out;
out=1; //<----這行會失敗
endmodue
改成
wire out;
assign out=1;
就可以，我不懂為什麼reg就不能指定，我看書本上這樣用都沒事。
請問誰可以告訴我為什麼？
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.123.110.99
1F：推 tkhan:reg只有在always block裏面，才能放在left assignment.. 04/10 15:33
2F：→ tkhan:這是規定，基本中的基本.. 04/10 15:35
3F：推 bedv:一語道破 我沒學好 謝謝指教 04/10 15:46