作者bedv ( )
看板Electronics
标题[问题] [verilog] output=1 失败?
时间Tue Apr 10 15:26:51 2007
使用ModelSim,以下语法会失败:
module Test(in,out);
input in;
output out;
reg out;
out=1; //<----这行会失败
endmodue
改成
wire out;
assign out=1;
就可以，我不懂为什麽reg就不能指定，我看书本上这样用都没事。
请问谁可以告诉我为什麽？
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.123.110.99
1F：推 tkhan:reg只有在always block里面，才能放在left assignment.. 04/10 15:33
2F：→ tkhan:这是规定，基本中的基本.. 04/10 15:35
3F：推 bedv:一语道破 我没学好 谢谢指教 04/10 15:46