作者dot40431 (點點)
看板Electronics
標題[問題] `timescale in verilog
時間Sat Mar 31 10:25:48 2007
剛剛compile的時候出現了下面的error訊息
Compiling source file "fulladder.v"
Compiling source file "fulladder_t.v"
Error! Module (full_adder) has a `timescale directive
but previous modules do not [Verilog-MODTDN]
"fulladder_t.v", 1: module full_adder(sum, c_out
, a, b, c_in);
1 error
我把`timescale移來移去都還是會出錯
我想做的是在full-adder中1ns/10ps
testbench中10ns/10ns
請問要怎麼做呢? 感謝
--
┬┴┬┴┬┴┬┴├─ ２
─═─═─═─═─═─═─═─═─═─═─═─═┼
╫═★├┼┌──┴──┐
┬┼├┬┴┴├┬┴┤┬┴├┬├┬┴┬┴├┼┬┤┼┴║
│┼║┼┤│ ⊙ . ⊙ │
┼┬┴┼┬┤┼┼┬┼┬├├┴┬┴┴┬┬┼├┬┴┤╰╯
║┤╯├┬└──┬──┘
┤├點。點┼┬┼┬┴┬┬┼┴┴├┴┬┴├┬┤┼┼┬├
│┴┴├├┼ ─┼─
┬├┼┼┬┴┤┼http://www.wretch.cc/album/iodinedot┼
╬─═─═─═ ／＼
├┬┴┬├┬┼┬┴┬├┬┴┴┬┴┴┴┬┴┬┴┼φiodine┼
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.114.192.72
1F：推 renj:為何不在testbench中1ns/10ps就好呢? 03/31 10:47
2F：推 dot40431:作業要求orz 03/31 11:09
3F：推 Aragom:原po是利用Synopsys DC來合成的嗎,若是請於`timescale上下 03/31 11:44
4F：→ Aragom://synopsys translate_off 以及 //synopsys translate_on 03/31 11:46
5F：→ Aragom:這兩行會將中間所夾的敘述不予於合成 03/31 11:46
6F：→ Aragom:我好像搞錯了, 就當作以上說的內容都沒說過吧....囧 03/31 11:54
7F：→ Aragom:原po的問題和合成無關才對 :p 03/31 11:54