作者dot40431 (点点)
看板Electronics
标题[问题] `timescale in verilog
时间Sat Mar 31 10:25:48 2007
刚刚compile的时候出现了下面的error讯息
Compiling source file "fulladder.v"
Compiling source file "fulladder_t.v"
Error! Module (full_adder) has a `timescale directive
but previous modules do not [Verilog-MODTDN]
"fulladder_t.v", 1: module full_adder(sum, c_out
, a, b, c_in);
1 error
我把`timescale移来移去都还是会出错
我想做的是在full-adder中1ns/10ps
testbench中10ns/10ns
请问要怎麽做呢? 感谢
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◆ From: 140.114.192.72
1F：推 renj:为何不在testbench中1ns/10ps就好呢? 03/31 10:47
2F：推 dot40431:作业要求orz 03/31 11:09
3F：推 Aragom:原po是利用Synopsys DC来合成的吗,若是请於`timescale上下 03/31 11:44
4F：→ Aragom://synopsys translate_off 以及 //synopsys translate_on 03/31 11:46
5F：→ Aragom:这两行会将中间所夹的叙述不予於合成 03/31 11:46
6F：→ Aragom:我好像搞错了, 就当作以上说的内容都没说过吧....囧 03/31 11:54
7F：→ Aragom:原po的问题和合成无关才对 :p 03/31 11:54