作者flawless (o_O)
看板Electronics
標題Re: [問題] 關於verilog coding style的問題
時間Sun Mar 18 22:00:04 2007
: 我覺得講法有點怪怪的，為什麼是synthesis之後，才開始想要
: 做"接線動作"...
: 我的想法是，為什麼不是在RTL code裡面就已經進行好"接線動作"...
: 然後才拿去跑design vision嗎？
: 我的意思是你所講的將進位餵給其他模組，不是應該在RTL code裡面就
: 寫好了嗎？？？
可能我沒說清楚我的意思
我想問的是...我是希望在RTL code中, 把carry out 丟給另一個sub-module
問題是怎麼寫??
在RTL中 加法就直接 S=A+B+CI;
這樣在synthesis過程中,就會直接叫用design ware的adder module
可是我的RTL code 要寫成怎樣....
才能在synthesis的過程中,design compiler 會辨認你的語法,是要將adder
的 carry out bit assign給某個 variable 'CO' ??
感激不盡!!
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◆ From: 140.114.14.24
1F：推 timrau:{CO, S} = A + B + CI; 03/18 22:13
2F：推 renj:這樣更直接，我那篇太多廢話了 :P 賺稿費.. 03/18 22:14
3F：推 sasako:阿1F的方法比較好..ripple adder這樣就行了.. 03/18 22:33
4F：推 flawless:謝謝...我試試看... 03/19 01:36