作者flawless (o_O)
看板Electronics
标题Re: [问题] 关於verilog coding style的问题
时间Sun Mar 18 22:00:04 2007
: 我觉得讲法有点怪怪的，为什麽是synthesis之後，才开始想要
: 做"接线动作"...
: 我的想法是，为什麽不是在RTL code里面就已经进行好"接线动作"...
: 然後才拿去跑design vision吗？
: 我的意思是你所讲的将进位喂给其他模组，不是应该在RTL code里面就
: 写好了吗？？？
可能我没说清楚我的意思
我想问的是...我是希望在RTL code中, 把carry out 丢给另一个sub-module
问题是怎麽写??
在RTL中 加法就直接 S=A+B+CI;
这样在synthesis过程中,就会直接叫用design ware的adder module
可是我的RTL code 要写成怎样....
才能在synthesis的过程中,design compiler 会辨认你的语法,是要将adder
的 carry out bit assign给某个 variable 'CO' ??
感激不尽!!
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.114.14.24
1F：推 timrau:{CO, S} = A + B + CI; 03/18 22:13
2F：推 renj:这样更直接，我那篇太多废话了 :P 赚稿费.. 03/18 22:14
3F：推 sasako:阿1F的方法比较好..ripple adder这样就行了.. 03/18 22:33
4F：推 flawless:谢谢...我试试看... 03/19 01:36