作者proach (p.roach)
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標題Re: [問題] 怎麼改才不會出現這情況呢?
時間Sat Mar 10 11:54:39 2007
※ 引述《CuckooBoy (阿書)》之銘言：
: : end process;
: : http://web.cc.ncu.edu.tw/~93501025/vhdl.png
: 你的波形是用Behavioral Model模擬吧?
: 程式"不能"合成.
: 你要用Post-Place & Route VHDL模擬
: 這個模擬有包含"合成"
: Behavioral Model模擬只是針對程式模擬,但你DOWNLOAD到板子會經過合成
: DOWNLOAD完常會看到結果會跟Behavioral Model模擬出來的不一樣
: 因為你只是對"程式"模擬,不是對一個 "邏輯電路" 模擬
: 所以你的程式不能合成
1. 你第一個post出來的電路, 對於 sequential概念有問題才會那樣寫.
2. 接著的修改都有問題, 會寫 VHDL是一回事, 會設計數位電路又是另一件事.
3. 如果你把設計丟進 FPGA後, 跑出來結果不同, 應該是你的問題. 除非你
在跑幾百 MHz的設計, 或是接近 FPGA的極限. 如果 FPGA輸出結果經常
與預期不和, 那 FPGA如何模擬 CPU?
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