作者proach (p.roach)
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标题Re: [问题] 怎麽改才不会出现这情况呢?
时间Sat Mar 10 11:54:39 2007
※ 引述《CuckooBoy (阿书)》之铭言：
: : end process;
: : http://web.cc.ncu.edu.tw/~93501025/vhdl.png
: 你的波形是用Behavioral Model模拟吧?
: 程式"不能"合成.
: 你要用Post-Place & Route VHDL模拟
: 这个模拟有包含"合成"
: Behavioral Model模拟只是针对程式模拟,但你DOWNLOAD到板子会经过合成
: DOWNLOAD完常会看到结果会跟Behavioral Model模拟出来的不一样
: 因为你只是对"程式"模拟,不是对一个 "逻辑电路" 模拟
: 所以你的程式不能合成
1. 你第一个post出来的电路, 对於 sequential概念有问题才会那样写.
2. 接着的修改都有问题, 会写 VHDL是一回事, 会设计数位电路又是另一件事.
3. 如果你把设计丢进 FPGA後, 跑出来结果不同, 应该是你的问题. 除非你
在跑几百 MHz的设计, 或是接近 FPGA的极限. 如果 FPGA输出结果经常
与预期不和, 那 FPGA如何模拟 CPU?
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