作者cpt (post blue)
看板Electronics
標題Re: [問題] ic設計流程 前段、後段、Floorplanning
時間Mon Feb 19 09:12:20 2007
※ 引述《goo666 ()》之銘言：
: 請問ic設計流程中的 Floorplanning、前段(frontend)、後段(backend)
: 三者產物分別為何？
frontend: logic/algorithm -> RTL code synthesis -> gate-level netlist
backend, 又稱為 physical design, 常見的 design flow 分為下面幾個項目
(實際的 flow 視 tool 和習慣而定)
1. floorplanning 對電路的 blocks/macros 進行手動/半自動的佈局
(包括 power supply line 規劃)
這些 macro 通常是 memory, IP 這類不能拆散的大區塊
2. congestion analysis 如果 floorplan 很爛, 晶片會塞不下其餘的元件
不然就是之後的 routing 會很痛苦
所以 1. 2. 兩步要 iterate 個幾次
3. placement tool 將所有剩下的電路做 placement,
塞在 macro 之間的空隙
4. routing 就現有的 floorplan/placement 產生 interconnect
5. timing analysis 如果 placement/routing 很差, 把 timing 弄爛了
請回到步驟 3 或 1 砍掉重練
6. layout 上面都 ok 的話, 最後的產物就是 final layout,
驗證完就 tape out 了
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 24.131.17.151
1F：推 gpentacene:順便請教一下，什麼叫「tape out」？謝謝 02/19 13:09
2F：推 BuBuChen:以前是把layout的gds file裝在磁帶送到foundry，所以 02/19 13:23
3F：→ BuBuChen:把完成的layout送到foundry開始做ic(其實是先做光罩)， 02/19 13:25
4F：→ BuBuChen:這個動做叫tapeout~~也可說是下線~~ 02/19 13:26
5F：推 cpt:沒錯! 因為磁帶就是所謂的"tape" 02/19 13:50
※ 編輯: cpt 來自: 24.131.17.151 (02/19 13:58)
6F：推 ericute: 好文 推推 02/11 19:49