※ 引述《chonger (我是小強 ￾NN￾ N)》之銘言： : 小弟是新手 所以來問個笨問題 : 請問一下 有沒有哪邊有簡單的synopsys的design vision的使用教學阿?? : 如果我只要設定clock rate, input delay, output delay : 然後看我整個硬體的gate count，我該怎麼做呢?? : 目前只進展到 打開design vision然後把我的.v檔讀入 : 接下來就不知道怎麼設定了 可以請版友幫忙回答嗎? 謝謝 假設原po使用 Artisan/TSMC 0.18um cell library，並備妥相應之.synopsys_dc.setup檔 Wireload Model使用tsmc18_wl20 時脈週期為20ns，且為50%之duty cycle 輸入訊號除了clk之外，所有輸入訊號皆delay 11ns 輸出訊號皆為11ns之output dealy 以下為tcl語法，請自行服用 《讀取設計檔案》 define_design_lib LIB -path ./LIB analyze -library LIB -format verilog top_module_檔名.v elaborate top_module_名稱 -architecture verilog -library LIB current_design top_module_名稱 《設定環境PVT以及Wireload》 // 斜線 \ 代表接續下一行勿換行，請勿將 \ 寫進 command set_operating_conditions -min_library fast -min fast -max_library \ slow -max slow set_wire_load_mode top set_wire_load_model -name tsmc18_wl20 -library slow 《設定時脈》 create_clock -name "CLK" -period 20 -waveform {0 10} [get_ports clk] set_fix_hold [get_clocks CLK] set_dont_touch_network [get_clocks CLK] set_clock_uncertainty 0.3 [get_clocks CLK] 《設定input delay》 set all_except_clk [remove_from_collection [all_inputs] [get_ports clk]] set_input_delay -clock CLK -max 11 $all_except_clk 《設定output delay》 set_output_delay -clock CLK -max 11 [get_ports [all_outputs]] 《此部分務必執行》 set_fix_multiple_port_nets -feedthroughs set_fix_multiple_port_nets -all -buffer_constants [get_designs *] set verilogout_no_tri TRUE 《compile》 compile -map_effort medium 合成後可以利用以下敘述寫ddc（database file）、v（gate-level netlist）、sdf、sdc 等檔案作Gate-level simulation、APR用 write -hierarchy -format ddc -output 電路檔名.ddc write -format verilog -hierarchy -output 電路檔名_gate.v write_sdf -version 2.1 -context verilog 電路檔名.sdf write_sdc 電路檔名.sdc --

※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 122.126.15.98 ※ 編輯: Aragom 來自: 122.126.15.98 (01/24 11:19) ※ 編輯: Aragom 來自: 122.126.15.98 (01/24 11:21)