※ 引述《chonger (我是小强 ￾NN￾ N)》之铭言： : 小弟是新手 所以来问个笨问题 : 请问一下 有没有哪边有简单的synopsys的design vision的使用教学阿?? : 如果我只要设定clock rate, input delay, output delay : 然後看我整个硬体的gate count，我该怎麽做呢?? : 目前只进展到 打开design vision然後把我的.v档读入 : 接下来就不知道怎麽设定了 可以请版友帮忙回答吗? 谢谢 假设原po使用 Artisan/TSMC 0.18um cell library，并备妥相应之.synopsys_dc.setup档 Wireload Model使用tsmc18_wl20 时脉周期为20ns，且为50%之duty cycle 输入讯号除了clk之外，所有输入讯号皆delay 11ns 输出讯号皆为11ns之output dealy 以下为tcl语法，请自行服用 《读取设计档案》 define_design_lib LIB -path ./LIB analyze -library LIB -format verilog top_module_档名.v elaborate top_module_名称 -architecture verilog -library LIB current_design top_module_名称 《设定环境PVT以及Wireload》 // 斜线 \ 代表接续下一行勿换行，请勿将 \ 写进 command set_operating_conditions -min_library fast -min fast -max_library \ slow -max slow set_wire_load_mode top set_wire_load_model -name tsmc18_wl20 -library slow 《设定时脉》 create_clock -name "CLK" -period 20 -waveform {0 10} [get_ports clk] set_fix_hold [get_clocks CLK] set_dont_touch_network [get_clocks CLK] set_clock_uncertainty 0.3 [get_clocks CLK] 《设定input delay》 set all_except_clk [remove_from_collection [all_inputs] [get_ports clk]] set_input_delay -clock CLK -max 11 $all_except_clk 《设定output delay》 set_output_delay -clock CLK -max 11 [get_ports [all_outputs]] 《此部分务必执行》 set_fix_multiple_port_nets -feedthroughs set_fix_multiple_port_nets -all -buffer_constants [get_designs *] set verilogout_no_tri TRUE 《compile》 compile -map_effort medium 合成後可以利用以下叙述写ddc（database file）、v（gate-level netlist）、sdf、sdc 等档案作Gate-level simulation、APR用 write -hierarchy -format ddc -output 电路档名.ddc write -format verilog -hierarchy -output 电路档名_gate.v write_sdf -version 2.1 -context verilog 电路档名.sdf write_sdc 电路档名.sdc --

※ 发信站: 批踢踢实业坊(ptt.cc) ◆ From: 122.126.15.98 ※ 编辑: Aragom 来自: 122.126.15.98 (01/24 11:19) ※ 编辑: Aragom 来自: 122.126.15.98 (01/24 11:21)