作者sasako (smile~^^)
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標題Re: [問題] 邏輯閘問題
時間Wed Jan 10 18:29:41 2007
不過 事實上verilog只要你遵守固定的語法跟觀念就可以了
除非你的觀念/語法錯誤 才有可能讓compiler合成出你意料之外的電路
而這些意外的電路通常都不小 而且難以控制又花area/power
不然我還沒聽過
一樣的function誰誰誰光改寫rtl code可以做出只有一半area的
通常SOC的決勝點都在analog...不同的架構area/power可以差到1/3
想請教一下，SOC決勝點在analog是什麼意思？
為什麼digital的東西，決勝點卻是在analog...
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◆ From: 140.114.25.119
※ 編輯: sasako 來自: 140.114.25.119 (01/10 18:29)
1F：→ duffrose:SOC應該指的是mix-signal 的東西吧，重點是analog,如晨星 01/10 18:43
2F：→ hisaochai:樓上這樣說就顯得不專業了.. 01/10 21:14
3F：→ duffrose:來來來，樓上的我拿椅子坐好了，願聞其詳！ 01/10 23:26
4F：推 Acme:SoC != mix-signal 01/10 23:43
5F：→ Acme:電路內如果有數位與類比,通常數位的gate count不會差太多 01/10 23:45
6F：→ Acme:但是類比,功力好的die size就是人家的一半,或1/3 01/10 23:46
7F：→ Acme:一顆chip內,類比如果佔一半,然後你的是人家的1/3,那成本就 01/10 23:48
8F：→ Acme:比人家少很多 01/10 23:49
9F：→ Acme:SoC通常是指只有MCU的...mix-signal是同時有數位類比的 01/10 23:50
10F：→ Acme:SoC通常是指有MCU的...mix-signal是同時有數位類比的 01/10 23:52
11F：→ Acme:PLL除外,因為幾乎所有chip都有PLL 01/10 23:52
12F：→ Acme:ps. 上面的MCU也許要改成CPU.. 01/10 23:56
13F：推 sasako:謝謝樓上的講解... 01/11 00:58
14F：→ acelp:現在SoC很少有純CPU而沒有mixed-mode 大多還有A/D D/A等 01/11 10:42
15F：→ duffrose:「通常SOC的決勝點都在analog」是因為這句話我才說SOC是 01/11 11:48
16F：→ duffrose:mix-signal, 如SOC裡面有 adc/dac/mcu/lcd driver.... 01/11 11:48
17F：→ duffrose:那好的adc真的會把產品帶上天堂，不好的就繼續努力... 01/11 11:49