作者sasako (smile~^^)
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标题Re: [问题] 逻辑闸问题
时间Wed Jan 10 18:29:41 2007
不过 事实上verilog只要你遵守固定的语法跟观念就可以了
除非你的观念/语法错误 才有可能让compiler合成出你意料之外的电路
而这些意外的电路通常都不小 而且难以控制又花area/power
不然我还没听过
一样的function谁谁谁光改写rtl code可以做出只有一半area的
通常SOC的决胜点都在analog...不同的架构area/power可以差到1/3
想请教一下，SOC决胜点在analog是什麽意思？
为什麽digital的东西，决胜点却是在analog...
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◆ From: 140.114.25.119
※ 编辑: sasako 来自: 140.114.25.119 (01/10 18:29)
1F：→ duffrose:SOC应该指的是mix-signal 的东西吧，重点是analog,如晨星 01/10 18:43
2F：→ hisaochai:楼上这样说就显得不专业了.. 01/10 21:14
3F：→ duffrose:来来来，楼上的我拿椅子坐好了，愿闻其详！ 01/10 23:26
4F：推 Acme:SoC != mix-signal 01/10 23:43
5F：→ Acme:电路内如果有数位与类比,通常数位的gate count不会差太多 01/10 23:45
6F：→ Acme:但是类比,功力好的die size就是人家的一半,或1/3 01/10 23:46
7F：→ Acme:一颗chip内,类比如果占一半,然後你的是人家的1/3,那成本就 01/10 23:48
8F：→ Acme:比人家少很多 01/10 23:49
9F：→ Acme:SoC通常是指只有MCU的...mix-signal是同时有数位类比的 01/10 23:50
10F：→ Acme:SoC通常是指有MCU的...mix-signal是同时有数位类比的 01/10 23:52
11F：→ Acme:PLL除外,因为几乎所有chip都有PLL 01/10 23:52
12F：→ Acme:ps. 上面的MCU也许要改成CPU.. 01/10 23:56
13F：推 sasako:谢谢楼上的讲解... 01/11 00:58
14F：→ acelp:现在SoC很少有纯CPU而没有mixed-mode 大多还有A/D D/A等 01/11 10:42
15F：→ duffrose:「通常SOC的决胜点都在analog」是因为这句话我才说SOC是 01/11 11:48
16F：→ duffrose:mix-signal, 如SOC里面有 adc/dac/mcu/lcd driver.... 01/11 11:48
17F：→ duffrose:那好的adc真的会把产品带上天堂，不好的就继续努力... 01/11 11:49