作者Seals (海豹印章特種部隊)
站內Electronics
標題[問題] Verilog or VHDL for Physical Design
時間Thu Dec 28 01:51:02 2006
想問大家一個小問題耶~
再用VHDL或著Verilog寫的程式裡面
寫到的time delay像 after 20 ns 或著#20 ...這些的
在燒到板子裡面的時候會一起燒近去嘛?
還蠻好奇的>///<
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 218.169.65.238
1F：推 luckyBF:不會!!!只有模擬時有用而已!!!!!! 12/28 02:01
2F：→ tkhan:上課不夠認真.. 12/28 08:11
3F：推 Seals:後被發現了 :( 12/28 18:01