作者Seals (海豹印章特种部队)
站内Electronics
标题[问题] Verilog or VHDL for Physical Design
时间Thu Dec 28 01:51:02 2006
想问大家一个小问题耶~
再用VHDL或着Verilog写的程式里面
写到的time delay像 after 20 ns 或着#20 ...这些的
在烧到板子里面的时候会一起烧近去嘛?
还蛮好奇的>///<
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◆ From: 218.169.65.238
1F：推 luckyBF:不会!!!只有模拟时有用而已!!!!!! 12/28 02:01
2F：→ tkhan:上课不够认真.. 12/28 08:11
3F：推 Seals:後被发现了 :( 12/28 18:01