作者a0000000000o (王)
看板Electronics
標題[問題] verilog裡always statement的問題
時間Wed Nov 15 01:03:26 2006
請教一下有使用過verilog synthesize tool的高手
使用於電路合成的always@(posedge clk)這樣的statement
那個always裡面的訊號一定要是clk才行嗎?
如果是其他訊號如A B C可不可以呢?
像always@(posedge A)這樣的描述可以用於電路合成嗎?
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 69.232.38.53
1F：推 tkhan:可..不過，你還是多看點書.. 11/15 01:05
2F：推 psaphy:clk好像是任意指定的代號吧 好像啦 11/16 00:02
3F：→ CuckooBoy:可以 11/17 10:32