作者a0000000000o (王)
看板Electronics
标题[问题] verilog里always statement的问题
时间Wed Nov 15 01:03:26 2006
请教一下有使用过verilog synthesize tool的高手
使用於电路合成的always@(posedge clk)这样的statement
那个always里面的讯号一定要是clk才行吗?
如果是其他讯号如A B C可不可以呢?
像always@(posedge A)这样的描述可以用於电路合成吗?
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 69.232.38.53
1F：推 tkhan:可..不过，你还是多看点书.. 11/15 01:05
2F：推 psaphy:clk好像是任意指定的代号吧 好像啦 11/16 00:02
3F：→ CuckooBoy:可以 11/17 10:32