作者killer9619 (準新鮮人~什麼是大學勒?)
看板Electronics
標題[問題] 關於CMOS問題
時間Sat Nov 4 18:02:09 2006
我是大一的新生 電機系裡面我覺得最困難的是數位邏輯
每次老師有出作業 大家一定爆肝 三點還好 五點正常
另外 不知為什麼 老師上課每堂都在趕課
不是這裡你們自己看就是 隨便講講就跳過
這次他說到CMOS表示法 也只有說把PUN串聯PDN就完工
沒有說明原因
就我知道的:CMOS=NMOS+PMOS
Vdd
│
│
input─┬──f
│ ├──Vf
└──f'
│
接地
Vf=1 if input=1
以直觀而言不難了解:f通 則f'關閉 使Vf暢通
f不通 f'通 Vf接地
我的問題是 為什麼不能直接以下面表示(這似乎是NMOS法)
Vdd
│
├Vff
│
input────f'
│
接地
Vf=1 if input=1
如果以法二表示此電路圖 成本不是節省一半?
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◆ From: 59.104.81.69
1F：推 NeoCPT:注意喔, 你的第二種接法, output 和 VDD 是 short 在一起的 11/04 18:08
2F：→ NeoCPT:不管你input怎麼變, output永遠卡在Vdd 11/04 18:09
3F：→ NeoCPT:你想問的應該是:為何inverter一定要由NMOS和PMOS構成 11/04 18:09
4F：推 killer9619:嗯 我想我的問題應該是如此 11/04 18:13
5F：推 NeoCPT:稍微研究一下voltage transfer curve, 應該就不難理解了 11/04 18:12
6F：→ killer9619:但是圖二f'開通時 大部分的電流都會流向接地不是嗎 11/04 18:16
7F：→ NeoCPT:inverter 把 input 拉到 VDD 和拉到 GND 的能力, 要相當 11/04 18:16
8F：→ NeoCPT:如果是圖二的話, VDD和GND接通, 會爆炸吧 XD 11/04 18:17
9F：→ NeoCPT:重點就是, 兩顆MOS同時導電的時間要縮到最小, 才會省電 11/04 18:17
10F：→ NeoCPT:如果你將來學會hspice去模擬電路, 這些現象就會很好理解了 11/04 18:19
11F：→ killer9619:受教 感謝你<_._> 我的想法還停留在高中 接地=忽略 XD 11/04 18:19
12F：→ killer9619:我們是Quartus 是一樣的東西嗎 11/04 18:20
13F：→ NeoCPT:加油喔, 你們很強了, 大一就在教這些... 11/04 18:20
14F：→ NeoCPT:quartus 是模擬數位電路, hspice 模擬類比現象, 層級不同 11/04 18:20
15F：推 NeoCPT:sorry前面有句手滑打錯了-> "output" 拉到 VDD 和拉到 GND 11/04 18:23
16F：→ killer9619:了解 所以我們有題目有提到要加減PUN和PDN的長度 11/04 18:27
17F：→ killer9619:使上下平衡 11/04 18:28
18F：推 SILee:我比較想知道的是 為什麼logic design會講到這個 囧" 11/04 19:27
19F：→ SILee:一般logic gate的實現是到電子學才會講吧 11/04 19:28
20F：推 killer9619:這只是"提到" 不過老師說會考一題 11/04 19:34
21F：→ killer9619:正如你說的 我對transistor的了解只有高中程度而以 11/04 19:34
22F：→ killer9619:我覺得滿困難的 只知道P-type 和 N-type的差別 11/04 19:35
23F：推 starsand:你的第二種接法上面還是要有mos當電阻這樣才對 11/05 01:09
24F：推 starsand:而你的其他種邏輯閘像nand也可以藉此共用電阻達到省面積 11/05 01:11
25F：→ starsand:的功效 可以思考看看 11/05 01:12