作者killer9619 (准新鲜人~什麽是大学勒?)
看板Electronics
标题[问题] 关於CMOS问题
时间Sat Nov 4 18:02:09 2006
我是大一的新生 电机系里面我觉得最困难的是数位逻辑
每次老师有出作业 大家一定爆肝 三点还好 五点正常
另外 不知为什麽 老师上课每堂都在赶课
不是这里你们自己看就是 随便讲讲就跳过
这次他说到CMOS表示法 也只有说把PUN串联PDN就完工
没有说明原因
就我知道的:CMOS=NMOS+PMOS
Vdd
│
│
input─┬──f
│ ├──Vf
└──f'
│
接地
Vf=1 if input=1
以直观而言不难了解:f通 则f'关闭 使Vf畅通
f不通 f'通 Vf接地
我的问题是 为什麽不能直接以下面表示(这似乎是NMOS法)
Vdd
│
├Vff
│
input────f'
│
接地
Vf=1 if input=1
如果以法二表示此电路图 成本不是节省一半?
--
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◆ From: 59.104.81.69
1F：推 NeoCPT:注意喔, 你的第二种接法, output 和 VDD 是 short 在一起的 11/04 18:08
2F：→ NeoCPT:不管你input怎麽变, output永远卡在Vdd 11/04 18:09
3F：→ NeoCPT:你想问的应该是:为何inverter一定要由NMOS和PMOS构成 11/04 18:09
4F：推 killer9619:嗯 我想我的问题应该是如此 11/04 18:13
5F：推 NeoCPT:稍微研究一下voltage transfer curve, 应该就不难理解了 11/04 18:12
6F：→ killer9619:但是图二f'开通时 大部分的电流都会流向接地不是吗 11/04 18:16
7F：→ NeoCPT:inverter 把 input 拉到 VDD 和拉到 GND 的能力, 要相当 11/04 18:16
8F：→ NeoCPT:如果是图二的话, VDD和GND接通, 会爆炸吧 XD 11/04 18:17
9F：→ NeoCPT:重点就是, 两颗MOS同时导电的时间要缩到最小, 才会省电 11/04 18:17
10F：→ NeoCPT:如果你将来学会hspice去模拟电路, 这些现象就会很好理解了 11/04 18:19
11F：→ killer9619:受教 感谢你<_._> 我的想法还停留在高中 接地=忽略 XD 11/04 18:19
12F：→ killer9619:我们是Quartus 是一样的东西吗 11/04 18:20
13F：→ NeoCPT:加油喔, 你们很强了, 大一就在教这些... 11/04 18:20
14F：→ NeoCPT:quartus 是模拟数位电路, hspice 模拟类比现象, 层级不同 11/04 18:20
15F：推 NeoCPT:sorry前面有句手滑打错了-> "output" 拉到 VDD 和拉到 GND 11/04 18:23
16F：→ killer9619:了解 所以我们有题目有提到要加减PUN和PDN的长度 11/04 18:27
17F：→ killer9619:使上下平衡 11/04 18:28
18F：推 SILee:我比较想知道的是 为什麽logic design会讲到这个 囧" 11/04 19:27
19F：→ SILee:一般logic gate的实现是到电子学才会讲吧 11/04 19:28
20F：推 killer9619:这只是"提到" 不过老师说会考一题 11/04 19:34
21F：→ killer9619:正如你说的 我对transistor的了解只有高中程度而以 11/04 19:34
22F：→ killer9619:我觉得满困难的 只知道P-type 和 N-type的差别 11/04 19:35
23F：推 starsand:你的第二种接法上面还是要有mos当电阻这样才对 11/05 01:09
24F：推 starsand:而你的其他种逻辑闸像nand也可以藉此共用电阻达到省面积 11/05 01:11
25F：→ starsand:的功效 可以思考看看 11/05 01:12