作者youyouyou (這就是人生阿)
站內Electronics
標題[問題] 請教一個verilog 的問題
時間Sat Oct 28 16:50:25 2006
在條件控制 if 的邏輯判斷式內
應該是可以判斷兩個事件是否同時成立?
如果可以 那個3個以上接受嗎?
ex : if ( a && b && c)
begin ....
...
end
以上是我的問題
懇請高手們回答
--
※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.112.33.163
1F：推 deathcustom:成立 10/28 17:16
2F：→ deathcustom:不過不建議這樣寫Orz 10/28 17:16
3F：推 youyouyou:請問怎麼說? 10/28 18:08
4F：推 jcboy:在撰寫HDL時,除了邏輯是否正確外也要考慮到合成電路的效率 10/28 19:57
5F：推 fmdjyl:合成電路效率??請問能否講解一下呢!!! 10/28 20:54
6F：推 youyouyou:可以請樓樓上大大詳細指教嗎?我也想知道謝謝. 10/28 22:42
7F：推 jcboy:你以為程式會合成出你想像的電路,其實並不一定,有時合成工具 10/29 04:27
8F：→ jcboy:會自作聰明,但其實是繞遠路,怎樣寫程式才能最簡單,又能合成 10/29 04:29
9F：→ jcboy:出你想要的電路功能,而不用浪費多餘邏輯閘,這就需要經驗了 10/29 04:31
10F：→ jcboy:以上只是拋磚引玉,也請更懂的高手一起討論吧 10/29 04:33
11F：推 luckyBF:簡單來說~~寫verilog~是用硬體的觀念去寫~而不是軟體! 10/29 08:03
12F：→ luckyBF:如果你只是把它當軟體一樣~而不去思考硬體的話~會死很慘XD 10/29 08:04
13F：→ CuckooBoy:請問大家所說的"硬體"去思考,可以舉個例子嗎? 11/10 14:57