作者youyouyou (这就是人生阿)
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标题[问题] 请教一个verilog 的问题
时间Sat Oct 28 16:50:25 2006
在条件控制 if 的逻辑判断式内
应该是可以判断两个事件是否同时成立?
如果可以 那个3个以上接受吗?
ex : if ( a && b && c)
begin ....
...
end
以上是我的问题
恳请高手们回答
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.112.33.163
1F：推 deathcustom:成立 10/28 17:16
2F：→ deathcustom:不过不建议这样写Orz 10/28 17:16
3F：推 youyouyou:请问怎麽说? 10/28 18:08
4F：推 jcboy:在撰写HDL时,除了逻辑是否正确外也要考虑到合成电路的效率 10/28 19:57
5F：推 fmdjyl:合成电路效率??请问能否讲解一下呢!!! 10/28 20:54
6F：推 youyouyou:可以请楼楼上大大详细指教吗?我也想知道谢谢. 10/28 22:42
7F：推 jcboy:你以为程式会合成出你想像的电路,其实并不一定,有时合成工具 10/29 04:27
8F：→ jcboy:会自作聪明,但其实是绕远路,怎样写程式才能最简单,又能合成 10/29 04:29
9F：→ jcboy:出你想要的电路功能,而不用浪费多余逻辑闸,这就需要经验了 10/29 04:31
10F：→ jcboy:以上只是抛砖引玉,也请更懂的高手一起讨论吧 10/29 04:33
11F：推 luckyBF:简单来说~~写verilog~是用硬体的观念去写~而不是软体! 10/29 08:03
12F：→ luckyBF:如果你只是把它当软体一样~而不去思考硬体的话~会死很惨XD 10/29 08:04
13F：→ CuckooBoy:请问大家所说的"硬体"去思考,可以举个例子吗? 11/10 14:57