※ [本文轉錄自 Tech_Job 看板] 作者: gulit (maplefcc愛gulit) 看板: Tech_Job 標題: [情報] 歡迎您參加宏太科技舉辦---2006系統晶片設計研討會 時間: Wed Oct 18 12:29:49 2006 宏太科技 敬邀您出席 2006系統晶片設計研討會 時間 : 2006年10月26日(星期四) 上午9:00 -下午4:00 地點 : 國家高速網路與計算中心(新竹科學園區研發六路七號) 費用 : 免費入場，備有茶點及午餐 主辦單位 : 宏太科技 (Avant Technology Inc., http://www.avant.com.tw) 協辦單位 : 台灣SoC推動聯盟 (Taiwan SoC Consortium) 報名 : 請至 http://www.avant.com.tw/chinese/seminar.htm 完成報名手續 研討會議程 時間 演講主題 演講摘要 09:00 -09:30 Registration 09:30 -10:40 Repeatable First Silicon Success With Unified Verification Automation Tools by Tao Chen , Ph.D. VP of Engineering, Tarek Functional verification is the most important factor for silicon success. Tarek's Draco VA and PCIE-VR are unified verification automation tools for complex ASICs spanning architecture, RTL, emulation, to silicon bring-up. This presentation uses PCI Express as an example to explain the capabilities of the tools and the reasons why engineers' productivity can increase many folds with the tools. 10:40 -10:50 Coffee Break 10:50 -12:00 ESL 設計方法 by Paul Y. Pan Manager, 宏太科技 ARM RealVIew SoC Designer是一完整且易於使用的工具套件，可針對複雜的SoC設計進行 快速建模與模擬。它採用SystemC介面的先進週期性建模方式，能夠提供優異的模擬效能 並同時確保非常高的準確度。 採用SoC Designer的系統與硬體架構師能快速且正確的找出最佳化架構，無需再用傳統的 手動計算方式。採用SoC Designer的虛擬原型能使嵌入式軟體開發人員，無需等到RTL或 晶片樣本設計完成，在設計階段便能輕鬆地進行程式碼編寫與測試，如此可以顯著地縮短 整體開發時間。 12:00 -13:30 Lunch Break 13:30 -14:40 Rapid Silicon Solution (C to FPGA) by Lucas Yu Manager, 宏太科技 Celoxica Agility Compiler可為Actel、Altera、和Xilinx等高密度可程式邏輯裝置輸出 最佳化的EDIF網表，亦可產生VHDL和Verilog RTL輸出，以支援SoC合成工具。Agility Compiler與Celoxica公司廣受歡迎的DK Design Suite設計工具整合，可用來進行協同設 計與協同驗證工作，藉此拓展了Software-Compiled System Design的效益給SystemC的使 用者。 DK Design Suite包含了四大主要功能。 Co-design：最佳化系統設計中軟體及硬體之分 割(partition); Co-Verification：以系統的規格來達到協同設計，驅動系統驗證，在整 合的環境中模擬軟/硬體，並支援多種模型和語言; C to RTL：從Handel-C自動產生結構 化的Verilog，VHDL或 SystemC程式碼; C to FPGA：輸出最佳化FPGA 平台(Xilinx， Altera，Actel) 之EDIF。 14:40 -14:50 Coffee Break 14:50 -16:00 SoC設計的自動化驗證 by Thalia Ko Manager, 宏太科技 以Assertion為基礎形式驗證是一種常用來對SoC數位電路進行功能驗證的方法。與動態式 的解決方案相較，雖然此一技術具有多項優勢，但也有一些缺點，使其只能侷限於具備驗 證專業知識的專家所使用。因此，為使形式驗證能發揮更佳的效益，業界致力於將其予以 自動化作業以及與模擬技術平滑整合。 Aerielogic將展示以下幾個功能驗證領域是可以透過自動化形式驗證來取得更大的效益： 設計覆蓋增強、協議相容檢查，以及功能效能分析。利用Aerielogic的設計方法，不論是 設計人員或驗證工程師都可以輕鬆地達成這些工作。 敬請各位業界先進撥冗參加，謝謝! 大家可以參考看看 --

※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 210.68.183.71 --

※ 發信站: 批踢踢實業坊(ptt.cc) ◆ From: 210.68.183.71