※ [本文转录自 Tech_Job 看板] 作者: gulit (maplefcc爱gulit) 看板: Tech_Job 标题: [情报] 欢迎您参加宏太科技举办---2006系统晶片设计研讨会 时间: Wed Oct 18 12:29:49 2006 宏太科技 敬邀您出席 2006系统晶片设计研讨会 时间 : 2006年10月26日(星期四) 上午9:00 -下午4:00 地点 : 国家高速网路与计算中心(新竹科学园区研发六路七号) 费用 : 免费入场，备有茶点及午餐 主办单位 : 宏太科技 (Avant Technology Inc., http://www.avant.com.tw) 协办单位 : 台湾SoC推动联盟 (Taiwan SoC Consortium) 报名 : 请至 http://www.avant.com.tw/chinese/seminar.htm 完成报名手续 研讨会议程 时间 演讲主题 演讲摘要 09:00 -09:30 Registration 09:30 -10:40 Repeatable First Silicon Success With Unified Verification Automation Tools by Tao Chen , Ph.D. VP of Engineering, Tarek Functional verification is the most important factor for silicon success. Tarek's Draco VA and PCIE-VR are unified verification automation tools for complex ASICs spanning architecture, RTL, emulation, to silicon bring-up. This presentation uses PCI Express as an example to explain the capabilities of the tools and the reasons why engineers' productivity can increase many folds with the tools. 10:40 -10:50 Coffee Break 10:50 -12:00 ESL 设计方法 by Paul Y. Pan Manager, 宏太科技 ARM RealVIew SoC Designer是一完整且易於使用的工具套件，可针对复杂的SoC设计进行 快速建模与模拟。它采用SystemC介面的先进周期性建模方式，能够提供优异的模拟效能 并同时确保非常高的准确度。 采用SoC Designer的系统与硬体架构师能快速且正确的找出最佳化架构，无需再用传统的 手动计算方式。采用SoC Designer的虚拟原型能使嵌入式软体开发人员，无需等到RTL或 晶片样本设计完成，在设计阶段便能轻松地进行程式码编写与测试，如此可以显着地缩短 整体开发时间。 12:00 -13:30 Lunch Break 13:30 -14:40 Rapid Silicon Solution (C to FPGA) by Lucas Yu Manager, 宏太科技 Celoxica Agility Compiler可为Actel、Altera、和Xilinx等高密度可程式逻辑装置输出 最佳化的EDIF网表，亦可产生VHDL和Verilog RTL输出，以支援SoC合成工具。Agility Compiler与Celoxica公司广受欢迎的DK Design Suite设计工具整合，可用来进行协同设 计与协同验证工作，藉此拓展了Software-Compiled System Design的效益给SystemC的使 用者。 DK Design Suite包含了四大主要功能。 Co-design：最佳化系统设计中软体及硬体之分 割(partition); Co-Verification：以系统的规格来达到协同设计，驱动系统验证，在整 合的环境中模拟软/硬体，并支援多种模型和语言; C to RTL：从Handel-C自动产生结构 化的Verilog，VHDL或 SystemC程式码; C to FPGA：输出最佳化FPGA 平台(Xilinx， Altera，Actel) 之EDIF。 14:40 -14:50 Coffee Break 14:50 -16:00 SoC设计的自动化验证 by Thalia Ko Manager, 宏太科技 以Assertion为基础形式验证是一种常用来对SoC数位电路进行功能验证的方法。与动态式 的解决方案相较，虽然此一技术具有多项优势，但也有一些缺点，使其只能局限於具备验 证专业知识的专家所使用。因此，为使形式验证能发挥更佳的效益，业界致力於将其予以 自动化作业以及与模拟技术平滑整合。 Aerielogic将展示以下几个功能验证领域是可以透过自动化形式验证来取得更大的效益： 设计覆盖增强、协议相容检查，以及功能效能分析。利用Aerielogic的设计方法，不论是 设计人员或验证工程师都可以轻松地达成这些工作。 敬请各位业界先进拨冗参加，谢谢! 大家可以参考看看 --

※ 发信站: 批踢踢实业坊(ptt.cc) ◆ From: 210.68.183.71 --

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