作者Rigid (陽光下的奇蹟)
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標題Re: 理想op輸出阻抗=0,有什麼好處??
時間Tue Sep 19 20:59:31 2006
※ 引述《sasako (smile~^^)》之銘言：
: ※ 引述《[email protected] (光明教父)》之銘言：
: : 如果是電壓輸出，越接近零的輸出阻抗，
: : 可使下一級的輸入端接受越完整的輸入
: : 電壓訊號。
: 大概是這樣
: 不過換個想法，可以想像，輸出阻抗最後要並聯負載...
: 電阻是越並越小，所以要是輸出阻抗是零...當然會有比較好的放大值...
輸出阻抗應該是要串連負載
若輸出電壓為Vout 輸出阻抗為Rout 串連負載為Rload
（單以DC 訊號來說）
則實際負載所得到的電壓為 V = Vout*Rload/(Rout + Rload)
所以輸出阻抗越小則實際負載電路得到的電壓越大
輸出阻抗小除了讓電壓的實際輸出與給予的值越接近外
也能減少功率的消耗
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◆ From: 140.113.194.12
1F：推 sasako:阿 是我講錯了 不過本來我OP是用轉導方式想.. 09/20 09:24
2F：→ sasako:後來想想還是用相依電壓想 比較直觀...拍寫 09/20 09:26