※ 引述《tkhan (腦殘)》之銘言： : ※ 引述《netstraveler (渡邊昇)》之銘言： : : transistor model:用電晶體來兜你的電路 : : gate level model:用邏輯閘來兜你的電路 : 以目前的IC design不會用到上述的兩種方法，原因是電路太過複雜 : 用transistro和gate level做design大概會做到死，另外，這兩種 : 都是technology dependent，換一種製程的話整個design要重改.. : : register transfer level:又稱RTL,較抽象的電路描述形式, : : 主要的考量觀點就是暫存器的資料轉移流向 : 一般的IC design都是使用此種方法，單純的combinational logic和 : sequential logic。 : : behavioral model:最抽象的電路描述形式,近似於傳統程式語言, : : 目前還不適合用來撰寫真正的電路,多用來寫testbench : 語法最不嚴謹，用於testbench之中，只要能夠造出你要的stimulus vector : 即可，另外通常behavioral code不做合成之用。 : 題外話，要學只要把RTL和behavior學好就可以，難度的話，個人覺得 : testbench要比RTL難寫多了。 嗨！我不是高手 不過要請問一下 你是想學ASIC Design還是Verilog 前者指設計ASIC的整套方法，後者單指那個語言 如果是想學前者的話 我認為花時間的比重差不多是 design:40% coding:10% debug(verification):50% - ∞ 然後給你一點非常非常重要的建議 記住一件事情：「你是在設計硬體 不是學寫程式」 所以要 - 「Design before coding」 漂亮的語法沒有用 可以把你設計的硬體忠實的用Verilog描述出來才重要 說要學Verilog....其實得先把邏輯設計學好 然後針對你要的功能 在紙上先設計好 設計得越詳細越好 然後才是coding 當然 寫完之後東西才能run run了之後才知道原來有bug 然後就要花時間來debug 大的design還要想辦法來抓bug 那個可以說是另一門專門的學問了(Verification) 當然拉 如果你真的只想學Verilog那個語言 那抱歉阿 那當我野人獻曝吧:p --

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