※ 引述《tkhan (脑残)》之铭言： : ※ 引述《netstraveler (渡边昇)》之铭言： : : transistor model:用电晶体来兜你的电路 : : gate level model:用逻辑闸来兜你的电路 : 以目前的IC design不会用到上述的两种方法，原因是电路太过复杂 : 用transistro和gate level做design大概会做到死，另外，这两种 : 都是technology dependent，换一种制程的话整个design要重改.. : : register transfer level:又称RTL,较抽象的电路描述形式, : : 主要的考量观点就是暂存器的资料转移流向 : 一般的IC design都是使用此种方法，单纯的combinational logic和 : sequential logic。 : : behavioral model:最抽象的电路描述形式,近似於传统程式语言, : : 目前还不适合用来撰写真正的电路,多用来写testbench : 语法最不严谨，用於testbench之中，只要能够造出你要的stimulus vector : 即可，另外通常behavioral code不做合成之用。 : 题外话，要学只要把RTL和behavior学好就可以，难度的话，个人觉得 : testbench要比RTL难写多了。 嗨！我不是高手 不过要请问一下 你是想学ASIC Design还是Verilog 前者指设计ASIC的整套方法，後者单指那个语言 如果是想学前者的话 我认为花时间的比重差不多是 design:40% coding:10% debug(verification):50% - ∞ 然後给你一点非常非常重要的建议 记住一件事情：「你是在设计硬体 不是学写程式」 所以要 - 「Design before coding」 漂亮的语法没有用 可以把你设计的硬体忠实的用Verilog描述出来才重要 说要学Verilog....其实得先把逻辑设计学好 然後针对你要的功能 在纸上先设计好 设计得越详细越好 然後才是coding 当然 写完之後东西才能run run了之後才知道原来有bug 然後就要花时间来debug 大的design还要想办法来抓bug 那个可以说是另一门专门的学问了(Verification) 当然拉 如果你真的只想学Verilog那个语言 那抱歉阿 那当我野人献曝吧:p --

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