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標 題請問verilog 語法的概念
發信站成大計中BBS (Thu Aug 31 15:26:42 2006)
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小弟最近想自學verilog , 看了一本設計實務的前言裡面提到,
設計者可以用 transistor model, gate level model, register transfer level
及 behavioral model 等四種不同層次的表示法來描述所設計的電路,
想請教各為大大, 這四種不同層次的表示法不同之處在那? 是否有其使用時機或是
各個表示法有無其優缺點? 還請有經驗的大大能分享一下您們使用verilog 上的心
得與經驗, 謝謝~~
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㊣Origin:《
成大計中 BBS 站 》[bbs.ncku.edu.tw] 來源:[dns.3s-tech.com.tw]
1F：推 tonybin:state machine概念和相關語法先 09/01 19:25