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标 题请问verilog 语法的概念
发信站成大计中BBS (Thu Aug 31 15:26:42 2006)
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小弟最近想自学verilog , 看了一本设计实务的前言里面提到,
设计者可以用 transistor model, gate level model, register transfer level
及 behavioral model 等四种不同层次的表示法来描述所设计的电路,
想请教各为大大, 这四种不同层次的表示法不同之处在那? 是否有其使用时机或是
各个表示法有无其优缺点? 还请有经验的大大能分享一下您们使用verilog 上的心
得与经验, 谢谢~~
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㊣Origin:《
成大计中 BBS 站 》[bbs.ncku.edu.tw] 来源:[dns.3s-tech.com.tw]
1F：推 tonybin:state machine概念和相关语法先 09/01 19:25