※ 引述《[email protected] (少年的)》之銘言： : 是不是一般做 FPGA prototyping 也只能 handle pure function : 而沒有 Timing。它們似乎也可以驗證整個系統，它們是怎麼 handle : timing? download到FPGA板子裡面後 不是有相對應的合成電路了? 那這樣去驗證design就算是有考慮timing了吧? 所以FPGA是在有考慮timing的條件下去做check 會用硬體驗證只是希望加快驗證的速度而已 這樣說應該沒錯吧? : ==> 在 [email protected] (可愛的哲哲) 的文章中提到: : > 【 在 [email protected] (少年的) 的大作中提到: 】 : > 模擬無法做到 cycle accuracy 就 OK 的，本來就不能只做到 RTL 驗證。 : > 但是這種電路通常不會占整個晶片的大部分，只要個別切除來研究就可以了。 : > 其餘大部分的電路 RTL check OK，剩下就是 STA 的問題。 -- ╭──── Origin:<不良牛牧場> bbs.badcow.com.tw (210.200.247.200)─────╮ │ ↘ Welcome to SimFarm BBS -- From : [140.115.71.162] │ ╰◣◣◢ ◢◢《不良牛免費撥接→電話:40586000→帳號:zoo→密碼:zoo》 ◣◣◢ ─╯