※ 引述《[email protected] (少年的)》之铭言： : 是不是一般做 FPGA prototyping 也只能 handle pure function : 而没有 Timing。它们似乎也可以验证整个系统，它们是怎麽 handle : timing? download到FPGA板子里面後 不是有相对应的合成电路了? 那这样去验证design就算是有考虑timing了吧? 所以FPGA是在有考虑timing的条件下去做check 会用硬体验证只是希望加快验证的速度而已 这样说应该没错吧? : ==> 在 [email protected] (可爱的哲哲) 的文章中提到: : > 【 在 [email protected] (少年的) 的大作中提到: 】 : > 模拟无法做到 cycle accuracy 就 OK 的，本来就不能只做到 RTL 验证。 : > 但是这种电路通常不会占整个晶片的大部分，只要个别切除来研究就可以了。 : > 其余大部分的电路 RTL check OK，剩下就是 STA 的问题。 -- ╭──── Origin:<不良牛牧场> bbs.badcow.com.tw (210.200.247.200)─────╮ │ ↘ Welcome to SimFarm BBS -- From : [140.115.71.162] │ ╰◣◣◢ ◢◢《不良牛免费拨接→电话:40586000→帐号:zoo→密码:zoo》 ◣◣◢ ─╯