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標 題Re: 如何做設計驗證？
發信站交大資科_BBS (Sun Aug 6 21:25:10 2006)
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是不是一般做 FPGA prototyping 也只能 handle pure function
而沒有 Timing。它們似乎也可以驗證整個系統，它們是怎麼 handle
timing?
==> 在 [email protected] (可愛的哲哲) 的文章中提到:
> 【 在 [email protected] (少年的) 的大作中提到: 】
> : 若是要考慮 timing 才能確保 design functional 正確，那請教有人做
> : RTL sign off 是怎麼做的？
> 模擬無法做到 cycle accuracy 就 OK 的，本來就不能只做到 RTL 驗證。
> 但是這種電路通常不會占整個晶片的大部分，只要個別切除來研究就可以了。
> 其餘大部分的電路 RTL check OK，剩下就是 STA 的問題。
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