【 在 [email protected] (少年的) 的大作中提到: 】 : 若是要考慮 timing 才能確保 design functional 正確，那請教有人做 : RTL sign off 是怎麼做的？ 模擬無法做到 cycle accuracy 就 OK 的，本來就不能只做到 RTL 驗證。 但是這種電路通常不會占整個晶片的大部分，只要個別切除來研究就可以了。 其餘大部分的電路 RTL check OK，剩下就是 STA 的問題。 -- 我是....... 可愛的哲哲喔... ※ 來源:‧四百年來第一靠邊站 culture.twbbs.org‧[FROM: royals]