作者shane123 (家產有八十七億  ﰩ
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標題[問題] 請問 verilog 中 port 指定為 inout ?
時間Wed May 31 10:03:28 2006
請問一下
在verilog中
我有一個 module 的 port 指定為 inout
那我在 testbench 時產生的 instance
那個 port 要怎麼宣告?
reg or wire? 可是都會出現 error...
謝謝各位了..
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