作者shane123 (家产有八十七亿  ﰩ
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标题[问题] 请问 verilog 中 port 指定为 inout ?
时间Wed May 31 10:03:28 2006
请问一下
在verilog中
我有一个 module 的 port 指定为 inout
那我在 testbench 时产生的 instance
那个 port 要怎麽宣告?
reg or wire? 可是都会出现 error...
谢谢各位了..
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