作者EEDESIGNER (我害怕)
看板Electronics
標題Re: CPLD如何控制DAC？
時間Mon May 1 02:45:15 2006
※ 引述《[email protected] (IVAN)》之銘言：
: 一般DAC都需要一個Input訊號，告知資料傳輸完畢，
: 將Input data存進register...
: 如果用軟體來做，可以很容易控制這個訊號High->Low或Low->High出現的時間
: 但若用CPLD(VHDL)來做的話
: 請問會用什麼方法或邏輯在資料傳輸完畢後，觸發該訊號產生呢？
每傳送完一筆完整的資料就觸發呀
寫state machine吧
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